„„„ 说明： 本试卷将作为样卷直接制版胶印，请命题教师在试题之间留足答题空间。
„„ 湘潭大学200 9 年 下 学期2008 级 „ „„ „„ „„ „„ „„ „„ „„ „„ „„ ：„„期„„日„„核„„审„„ „„ „„ „„ „„ „„ „„ „„ „„ „线 „„ ：„：„„名„„签„„人„„核„„审„„ „ 订 „ „„ „„ „„ „„ „„ „„ ：„„期„„日„装卷„„制„„ „„ „„ „„ „„ „„ „„ „„ „„ „„ „„ „„：„„名„„签„„人„„卷„„制„„ „„ „„ „„ „ „《计算机组成原理》课程考试试卷 （A1卷） 适用年级专业 计算机科学技术、 网络工程 考试方式 闭卷 考试时间 120 分钟 学院 专业 班级 学号 姓名 题 号 一 二 三 四 五 六 七 八 总分 阅卷 教师 得 分 „„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„ 得 一、选择题（每小题 2 分，共 20分） 分 下列各题中，每题有4个选项，请基于课程内容将最适合的选项的代号（A、B、C或D）填于题干的括号内 1. 设某计算机的浮点数的阶和尾数均用含一个符号位的补码表示，不使用隐藏位，若该机器中浮点数的长度为12位，其中“阶”为4位，则该机器中最小的规格化浮点数是（ ）。 A. -1×27 B. -（1 – 2-7）×27 C. -2-7×2-8 D. -（1- 2-7）×2-8 2. 设某计算机的浮点数的阶和尾数均用含一个符号位的补码表示，不使用隐藏位，若该机器中浮点数的长度为12位，其中“阶”为4位，则该机器中最大的规格化浮点数是（ ）。 A．（1- 2-7）×27 B.（1- 2-8）×28 C. （2-1+2-7）×28 D. （2-1+2-7）×27 3. 在以下陈述中，不属于常用的五种“I/O 数据传送控制方式”之一的是（ ）。 A. 程序直接控制方式 B. 向量中断控制传送方式 C. I/O通道控制方式 D. 外围处理机方式 4. 在以下陈述中，不属于常用的五种“I/O 数据传送控制方式”之一的是（ ）。 A. 直接存储器存储方式 B.“状态驱动”控制方式 C. 程序中断传送方式 D. 程序直接控制方式 5. 在以下陈述中，不包含在CPU发出“微操作控制信号”典型“控制方式”中的是（ ）。 A. 同步控制方式 B. 异步控制方式 C. 微程序控制方式 D. 联合控制方式 6. 在“流水线计算机”中，若发生“程序中断”请求，常用的“断流”方法之一是（ ）。 A. 直接断流法 B. 间接断流法 C. 不精确断点法 D.“符合停机”断点法
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7. 在“半导体静态存储器”实验的“自动”方式下，为了控制“连续”/“单地址”读写存储器党员以及控制对于存储器的“读”/“写”，分别设置了控制开关K4和K5 ；在实验电路的相应控制方案下，若要连续读出自0#地址开始的一系列字节存储单元，则K4K5 应取的状态是（ ）。 A. K4K5 = 11 B. K4K5 = 10 C. K4K5 = 01 D. K4K5 = 00 8. 在“半导体静态存储器”实验中，各种“手动”方式均已通过。但在“自动”方式下，“连续”状态下的读写都能正确执行，而“单地址”状态则执行不正确，最可能的原因是（ ）。 A. “地址计数器”PC的控制信号错误 B. “地址寄存器”MAR的控制信号错误 C. 实验台的“时序信号”不正确 D. “停机”信号的逻辑关系错 9. 在“启停与时序电路”实验中，要使电路中的“计数器”74LS393正常计数，必须保证其“清0”输入端CR和“计数脉冲”输入端CK的输入信号为（ ）。 A. CR =“0”,CK = “正脉冲” B. CR =“1”,CK = “正脉冲” C. CR =“1”,CK = “0” D. CR =“0”,CK = “1” 10. 在“运算器”实验“自动”方式下，为了控制“单条指令”/“连续”的执行，设置了控制开关K2 ,该控制开关的另一个作用是（ ）。 A. 控制是否保存结果（K2=“0”，不保存结果） B. 设“指令”（K2 = “1”） C. 设“指令”（K2 = “0”） D. 控制是否保存结果（K2=“0”，保存结果） 得 分 二、填空题（每空 1 分， 共计 10分） 请基于课程内容在下列各括号中填入适当内容。要求：字迹工整、内容清晰可辨。否则，将视为答错。 1. 一条机器指令通常可被划分为（ 操作码 ）和（ 地址码 ）两个组成部分。 2. 一个存储器单元有两项必须严格区分的信息描述：存储单元的（ 内容 ）和存储单元的（ 地址 ）。 3. 计算机各组成部件间来往的信号可被总体性地划分为三类，它们分别是：（ 地址 ）、（ 数据 ）和（ 控制信息 ）。 4. 为使计算机的I/O设备能与主机有效适配并使计算机系统高效工作，I/O系统必须提供的三项基本特性分别是（ 异步性 ）、（ 实时性 ）和（与设备无关性）。 得 分 三、简答题（每小题 5 分，共 20分） 请基于课程内容简要回答以下问题。要求：字迹工整，内容清晰可辨。否则视为答错。 1. 试给出DRAM 在“存储元”、“读出”、组成存储器时的“外围电路”需求上的特征。 2. 试说明“cache – 主存”存储层次的系统有效性与作用模式。
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3. 试说明CPU响应“可屏蔽中断”的必要条件。 1.CPU开放中断 2.CPU执行完一条指令 3,.中断源有中断请求 4. 试简要说明加法运算指令（指令已存入“指令寄存器”）中当一个操作数为“变址寻址”、另一操作数保存在一个指定的“通用寄存器”（该寄存器也是“目的操作数寄存器”，）中时，CPU执行该指令的过程（假定地址运算在 ALU 中进行）。 得 分 四、计算题（每小题 10 分，共 20分） 给出计算机执行相应运算的算法。要求：给出计算过程中所涉及到的所有参与运算数据和结果数据的规范表示。 4- 1 1. 设 X =（- 13/）× 2 ，Y =（23/）×2 。求 X + Y 的浮点运算结果。 2. 设 X = - 0. 0111， Y = 0. 1001。用补码一位乘法求该两数的积。
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得 分 五、综合题（每小题 10 分，共 30分） 1. 已知运算器实验电路的结构框图如下，请为之设计实现“自动连续加”运算的微程序（假定控制存储器的字数为256字，相应微程序的控存起始地址为 10H）。 要求： 1. 给出控制点信号及其有效电平（脉冲极性）列表; 2. 给出相应微指令的格式设计；3. 给出微程序清单；（4）画出相应微程序的流程图 2. 在某机器中，CPU的地址总线为A15 ～ A0 ；数据总线为D7 ～ D0 ；CPU访存相关的控制信号为MREQ#（访问存储器时该信号为低电平），R/W#（“读/写”控制，“读”时为高电平）。 该机的主存包含ROM和RAM，ROM区的地址低于RAM区的地址。ROM容量为32KB（1片），设ROM芯片仅有“片选”CS#（低电平有效）控制端。要求用 8K×4的SRAM芯片组成一个 32KB 的 RAM区。设SRAM芯片有“片选”CS#（低电平有效）和“读/写”（WE#，“写”时该信号为低电平）控制端。请基于课程内容回答以下问题： （1）求出所用RAM芯片的数量； （2）给出该机的存储器地址分配（全部主存空间）； （3）画出译码电路的逻辑图。
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3. 设某机器有4个“可屏蔽中断”源，分别记作A、B、C、D；机器允许多重中断。若初始的“中断屏蔽字”使“中断优先级”为 D→C→B→A。出于某种需要，要求“中断优先级”被改变为 A→B→C→D。 设中断请求发生的顺序是： （1）A和C同时发出中断请求； （2）B发出中断请求，当CPU正在执行相应的中断服务程序时，A和C又同时发出中断请求。 请分别给出在这两种“中断优先级”设定下CPU执行程序的过程示意图和屏蔽码设置情况表。
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